مقالات تحقیقاتی

انگلیسی و لاتین

مقالات تحقیقاتی

انگلیسی و لاتین

ترجمه مقاله مبدل آنالوگ به دیجیتال خط لوله ای (ADC)

عنوان انگلیسی مقاله: Pipelined Analog-to-Digital converter ADC
عنوان فارسی مقاله: مبدل آنالوگ به دیجیتال خط لوله ای (ADC).
دسته: برق و الکترونیک
فرمت فایل ترجمه شده: فایل Word ورد 2007 یا 2003 (Docx یا Doc) قابل ویرایش
تعداد صفحات فایل ترجمه شده: 11
ترجمه سلیس و روان مقاله آماده خرید می باشد.
_______________________________________
چکیده
مجموعه ای از تکنیک های توان پایین برای تشخیص طرح توان پایین در مبدل آنالوگ به دیجیتال (ADC) خط لوله مطرح شده است. این تکنیک ها شامل حذف S/H فعال، به اشتراک گذاری تقویت کننده عملیاتی (اوپامپ)  بین چندین بیت در هر مرحله مجاور، تکنیک تقویت کننده توان پایین، بازدهی بالا، نوسان بالا می باشند. همچنین، توپولوژی نمونه برداری جدید برای به حداقل رسانی خطای دستگاه توسط انطباق ثابت زمانی بین دو مسیر سیگنال ورودی مطرح شده است. همه این مهارت ها توسط شبیه سازی در طرح ADC  40MHz 11-bit 1. 8V در فرایند CMOS 0. 18 µm با انتشار توان 21mW، نسبت سیگنال به نویز و اغتشاش (SNDR) به اندازه 65 دسی بل، تعداد موثر بیت (ENOB) 10. 5-bit، محدوده داینامیک آزاد کاذب (SFDR) 78dB، اغتشاش هارمونیک کل (THD) -75. 4-dB، نسبت سیگنال به نویز (SNR) 64. 5 dB و رقم شایستگی (FOM) 0. 18 pJ/step، بررسی می شوند. 
کلیدواژه: مبدل آنالوگ به دیجیتال، ADC خط لوله ای، امپلی فایر با نوسان بالا، توان پایین، SHA پایین، خط لوله، به اشتراک گذاری تقویت کننده عملیاتی.   
ادامه مطلب ...

مبدل آنالوگ به دیجیتال خط لوله ای

عنوان انگلیسی مقاله: Pipelined Analog-to-Digital converter (ADC)
عنوان فارسی مقاله: مبدل آنالوگ به دیجیتال خط لوله ای.
دسته: برق
فرمت فایل ترجمه شده: ورد قابل ویرایش word 2003 یا 2007 یا بالاتر (doc یا docx)
تعداد صفحات فایل ترجمه شده: 11
ترجمه سلیس و روان مقاله آماده خرید می باشد.
_______________________________________
چکیده ترجمه:
مجموعه ای از تکنیک های توان پایین برای تشخیص طرح توان پایین در مبدل آنالوگ به دیجیتال (ADC) خط لوله مطرح شده است. این تکنیک ها شامل حذف S/H فعال، به اشتراک گذاری تقویت کننده عملیاتی (اوپامپ)  بین چندین بیت در هر مرحله مجاور، تکنیک تقویت کننده توان پایین، بازدهی بالا، نوسان بالا می باشند. همچنین، توپولوژی نمونه برداری جدید برای به حداقل رسانی خطای دستگاه توسط انطباق ثابت زمانی بین دو مسیر سیگنال ورودی مطرح شده است. همه این مهارت ها توسط شبیه سازی در طرح ADC  40MHz 11-bit 1. 8V در فرایند CMOS 0. 18 µm با انتشار توان 21mW، نسبت سیگنال به نویز و اغتشاش (SNDR) به اندازه 65 دسی بل، تعداد موثر بیت (ENOB) 10. 5-bit، محدوده داینامیک آزاد کاذب (SFDR) 78dB، اغتشاش هارمونیک کل (THD) -75. 4-dB، نسبت سیگنال به نویز (SNR) 64. 5 dB و رقم شایستگی (FOM) 0. 18 pJ/step، بررسی می شوند.  
ادامه مطلب ...